Livello logico digitale

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1 Livello logico digitale circuiti combinatori di base e circuiti sequenziali Half Adder - Semisommatore Ingresso 2 bit, uscita 2 bit A+ B= C S C=AB S=AB + AB=A B A B In Out HA A B C S S HA A C S B C

2 Full Adder (sommatore completo) Ingresso 3 bit: Operandi ( e ), riporto (C i ), Uscita 2 bit: Somma (S i ), e riporto (C i+ ) c i + + = c i+ S i c i S i c i c i c i+ S i C i A B HA Cg c i+ = se numero di 2 - Cg= se a=b= HA Cp C i+ - Cp= se a oppure b sono e c i = S i Esempio sintesi funzione di carry c i S i c i c i c i+ S i C i+ = Σ (3,5,6,7)= C i + C i + C i + C i

3 Esempio sintesi funzione di carry c i+ = c i = (c i +c i ) ( + ) ( + ) = c i Sintesi in Somma di Prodotti c i+ Esempio sintesi funzione di carry Sintesi c i nand-nand A c i+ B doppia negazione

4 Full Adder Circuito a minimo numero di porte Si vale solo quando il numero di bit è dispari: S i = C i Inoltre, c i+ = = ( + ) = ( ) c i c i+ c i ( ) S i Ripple Carry Adder (RCA) Si usa il Full Adder per realizzare addizionatori a due operandi di n bit [A(n-:), B(n-:)] A B A B A2 B2 An- Bn- (C) C C2 C3 Cn Cn+ S S S2 Sn- Sn(OVerFlow) Detti Ts e Tc i tempi di ritardo del relativi alla somma (Si) ed al riporto (Ci+). A B A B A2 B2 An- Bn- Tc 2Tc 3Tc (n-)tc ntc Ts Ts+Tc Ts+2Tc S S S2 Ts+(n-)Tc Sn- Sn(OVF) si ha che il tempo per il calcolo del bit di peso i della somma è pari a Ts + itc, quindi il risultato e pronto dopo che il riporto si e propagato attraverso i (RIPPLE CARRY ADDER)

5 Circuito per la somma/sottrazione a n- b n- a b a b S/D c OVF s n- s s Decodificatore Ogni uscita vale in corrispondenza di una ed una sola configurazione d ingresso En I I Z Z Z 2 Z 3 I I DEC Z Z Z 2 XX En Z 3 Z = En I I Z = En I I Z 2 = En I I Z 3 = En I I n DEC 2 n Nota: Z i è il mintermine m i Z i = (Input) 2 = i Un decoder con n segnali di ingresso possiede 2 n segnali di uscita

6 Esempio decoder 3-8 Codificatore Svolge la funzione inversa del decodificatore: per ogni configurazione d ingresso avente uno e solo un valore (le uniche valide) viene prodotta un uscita caratteristica che la individua I I I 2 COD Z I 3 I 2 I I Z Z I 3 Z Z = I + I 3 Z = I 2 + I 3 2 n COD n Un encoder con 2 n segnali di ingresso possiede n segnali di uscita

7 Multiplexer Input: 2 n ingressi di segnale ed n di controllo Uscita: riproduce un ingresso I I i i Z I S I 2 n - Z I 2 n - n S(:n) I.... Z I 2 n - i. I i. dec 2 n - I 2 n - n 2 n - mi = mintermine definito sulle variabili di controllo S Z = Σ m i i= I i Esempio Mux 8-

8 Multiplexer come generatore di funzioni Si usano le variabili I per determinare quali mintermini sommare Le variabili S svolgono il ruolo d ingresso! 2 n - Y = Σ m i i= Y(X 3 X X ) = ( 7,,, 3, 4, 5) I i Vhi = Y Vlo= 4 X 3 X X Demultiplexer -2 N (distributore oppure demux -2 N ) Funzione inversa del MUX Copia l ingresso sull uscita selezionata Z i E un decoder con un ingresso comune in più I S S 2 n - Z 2 n - n Z S(:n) I Z Se S(:n)=i allora Z i =I Z 2 Z 3

9 Comparatore Shifter

10 ALU ad un bit Elementi di memorizzazione Latch Flip-flop

11 La porta NOR come invertitore con comando X Tabella verità NOR X X Y X X = X Se un ingresso vale allora l uscita vale Se un ingresso vale allora l uscita vale l altro ingresso negato = Bistabile (Latch SR) X X X = = X = = X = = X X = = X Con X = = il bistabile mantiene (hold) lo stato acquisito in precedenza (= - ) uesta rete è cioè in grado di memorizzare un informazione elementare (bit) La configurazione d ingresso (,) non è consentita

12 Bistabile come elemento di memorizzazione Configurazione equivalente con S=R= Latch SR temporizzazione Reset S R Set - - Non usata Reset Set tempo

13 Abilitazione Abilitazioni Nel Latch S-R, il segnale d ingresso viene sentito sempre, ossia non appena il segnale cambia il circuito inizia a reagire Tale comportamento è detto asincrono, e i circuiti che lo manifestano sono definiti asincroni Spesso è utile avere un comportamento sincrono rispetto ad un segnale di riferimento o, equivalentemente, poter controllare (abilitare) quando il circuito deve reagire ( dare il consenso ) quando l ingresso è stabile e/o Abilitazione quando si verificano certe condizioni Tale tipo di bistabili è dotato di un ingresso di clock (normalmente indicato con C oppure CK o CLK) o di abilitazione (EN) Abilitazioni Livello, chiamati Latch trasparenti L ingresso viene sentito, e l uscita può variare, durante tutto il periodo in cui C= (oppure C=) Fronte di salita, chiamati (positive edge triggered) Flip-Flop L uscita cambia in base al valore dell ingresso in corrispondenza della transizione di C da ad Fronte di discesa (negative edge triggered) Flip-Flop L uscita cambia in base al valore dell ingresso in corrispondenza della transizione di C da ad Master-Slave Flip-Flop Segnale d ingresso campionato su un fronte, uscita cambia sull altro Nota: Spesso letteratura si usa il termine Flip-Flop per indicare in modo generico un bistabile (quindi anche i latch)

14 Simboli standard Gated S-R Latch (abilitazione a livello) C S R - - Non usata X X - -

15 Latch D sincronizzato C D X - - D C Ritardo Generatore d impulsi

16 Flip-flop D (positive edge-triggered) Registri Composto da n flip-flop D che utilizzano gli stessi segnali di controllo C C IN IN2 IN3 INn FF FF2 FF3 FFn OUT OUT2 OUT3 OUTn IN(n:) R E G OUT(n:) C IN(4:) xc xd xe xf OUT(4:) xc xd xe xf

17 Reti sequenziali Il valore in uscita è funzione della sequenza di valori forniti in input fino a quel momento Hanno una memoria Varie classi di reti, vedremo la più semplice Level Level Clocked (LLC) La sequenza è definita mediante un segnale di clock Gli ingressi e le uscite sono a livelli : il livello del segnale d ingresso determina il livello del segnale d uscita L ingresso cambia solo dopo che l uscita è stabile Altre reti (es. ad impulsi ) Macchine LLC Ingressi x x 2 x n y k y 2 y RETE COMBINATORIA ω,δ FF FF 2 y y 2 Uscite y k z z 2 z m La rete combinatoria realizza le funzioni δ e ω (tabelle di verità) Rete sincrona LLC (Level Level Clocked) La macchina cambia stato ad ogni fronte attivo del clock (ogni nuovo colpo di clock ) Le uscite dipendono dai livelli dei valori d ingresso (non dalle variazioni) Prima di cambiare nuovamente le uscite diventano stabili Stato Presente FF k Stato Futuro Registri di stato Clock φ

18 Macchina a stati finiti (FSM) FSM = <I,O,S, δ,w> I alfabeto finito di ingresso (per comodità I =2 n ) S insieme degli stati, S = 2 k O alfabeto di uscita, O = 2 m δ : S x I S, funzione stato successivo ω : S O (Moore) oppure ω : S x I O (Mealy) funzione di uscita Se serve specificare uno stato iniziale s S, FSM= <I,O,S, δ,w,s > Una FSM può essere realizzata come rete LLC Flip/Flop S-R Ingresso: Set Reset (S-R) solo uno dei due ingressi può essere pari ad uno. Stati:,,,

19 Diagramma degli stati (Moore) c c c i a o /no 2/no 3/no 4/no 5/si c c,i c c c,a c,o c : aspetto c 2: aspetto i 3: aspetto a, 4: aspetto o; 5: parola completa Diagramma degli stati (Mealy) c,a/no c,i/no c/no c no c/no i/no 2 3 c/no c/no o/si a/no 4 : attesa c 2: attesa i 3: attesa a 4: attesa o

20 FSM Esempio evoluzione (Moore) ω OUTPUT φ INPUT δ I I 2 INPUT SP SP S S 2 S 3 SF T δ T pff SF S S 2 S 3 Clock φ Registri di stato O T ω O 2 O 3 OUTPUT I I 2 δ : S x I S s /o s 2 /o 2 s 3 /o 3 ω : S O