Circuiti Sequenziali

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Fulvio Massa
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1 Circuiti Sequenziali 1 Ingresso Circuito combinatorio Uscita Memoria L uscita al tempo t di un circuito sequenziale dipende dagli ingressi al tempo (t) e dall uscita al tempo (t- t )

2 Circuiti sequenziali 2 I O1 O2 LATCH Supponiamo tp1=tp2=tp t<0 il circuito non è attivo (non è alimentato) t=0 si accende l alimentazione e si chiude l interruttore t=tp O1=0 apro l interruttore t=2tp O2=1; si innesca la memorizzazione dello stato corrente: O1=0 & O2=1

3 Positive Feedba: Bi-Stability V i1 V o1 =V i2 V o2 V o1 V i2 = V o1 V i1 V o2 V i2 = V o1 A C B V i1 = V o2

4 Meta-Stability V i2 = V o1 V i2 = V o1 B C δ V i1 = V o2 δ V i1 = V o2

5 Il Latch S-R 5 S R S = Set (forza =1) R = Reset (forza =0) L uscita (t) nel generico istante di tempo t dipende da: S nell istante t R nell istante t (t- t) = uscita nell istante (t- t)

7 S transitorio 7 non consentito R opo t p opo 2t p S R (t- t) (t- t) (t) (t) (t) (t) ?

8 8 S R (t- t) (t- t) (t) (t) S ? R

9 9 Configurazione non consentita S R (t) (t) (t- t) (t- t)

14 Latch antirimbalzo 5 V V1 (S) Resistenze di pullup V2 (R) V3 () t 0 t = t 0 S Latch R V3 S V1 V2 Switch R

15 Il flip-flop S-R 15 S A R B =0 A=B=1 e non variano =1 Tabella di verità precedente

16 S A 16 R B Ck S R (t) (t) (t- t) (t- t) (t- t) (t- t) (t- t) (t- t) (t- t) (t- t) (t- t) (t- t)

18 Il flip-flop J-K 18 J A K B Non presenta configurazioni non consentite

19 J A =0 19 K B J=0, K=0 J=0, K=1 (t- t)=0 (t- t)=1 A=B=1; (t)=(t- t) =1 A=B=1; (t)=(t- t) A=1; B dipende da (t- t) (t- t)=1 B=1; (t)=1; (t)=0 B=0; (t)=1; (t)=0;

20 20 J A =1 K B J=1, K=0 (t- t)=1 (t- t)=0 B=1; A dipende da (t- t) (t- t)=1 A=1; (t)=0; (t)=1 A=0; (t)=0; (t)=1;

21 J A =1 21 K B J=1, K=1 A dipende da (t- t); B dipende da (t- t) (t- t)=1 (t- t)=0 A=1; B=0; (t)=0; (t)=1 (t)=(t- t) (t- t)=0 (t- t)=1 A=0; B=1; (t)=1; (t)=0 OSCILLAZIONI

22 JK- Flip Flop J φ K S R J n K n n n 0 1 n (a) J φ K (c) (b)

23 Esercizio Si illustri la struttura, il funzionamento e la tabella di verità di un flipflop di tipo J-K level triggered. Inoltre, Si completi e si commenti il diagramma di timing riportato di seguito relativo alle uscite di un flip-flop di tipo J-K level triggered, considerando che il ritardo di propagazione del flip-flop è pari ad un quadratino.

24 Il flip-flop J-K Master-Slave 24 J K Master Slave =1 Master abilitato e Slave disabilitato =0 Master disabilitato e Slave abilitato

25 Il flip-flop T 25 J K MS J=K=0 T=0 (t)=(t - t) (t)=(t - t) T MS J=K=1 T=1 (t)=(t - t) (t)=(t - t)

26 Master Slave Timing M S M S M S 26 T t t

27 ivisore di frequenza 27 1 T MS La frequenza di è metà della frequenza di t t t t

28 Il flip-flop 28 J K MS J=0; K=1 (t)=0 (t)=1 =0 MS J=1; K=0 =1 (t)=1 (t)=0

29 Timing 29 t t t

31 Flip-flop J-K edge triggered clk J Pulse Generator A K B Non presenta oscillazioni se la durata dell impulso di clo è inferiore al ritardo del flip-flop

32 Flip-flop e T edge-triggered 32 T T

33 Flip-Flop: Timing efinitions φ t In t setup t hold ATA STABLE t Out t pff ATA STABLE t

34 Maximum Clo Frequency φ FF s LOGIC t p,comb

35 Segnali di Preset e Clear 35 Consentono di forzare l uscita di un flip-flop ad 1 o a 0, indipendentemente dagli ingressi Pr Cr Pr=Cr=1 non consentita Pr=Cr=0 dipende da e Pr=1; Cr=0 Pr=0; Cr=1 =1; qualsiasi siano e =0; qualsiasi siano e

36 Flip Flop J-K edge triggered con preset e clear Preset clk J Pulse Generator A K B Clear

37 FF- edge triggered con reset (sincrono) reset clk Il segnale di reset agisce solo sul fronte di salita del clo

38 n Registri 38 Parallel IN Parallel OUT (PIPO) n-1 n n n-1 n In1 In2 In3 In4 In1 In2 In3 In4 è sincronizzata con il clo [n:1] [n:1] t

39 Registri 39 Serial IN Parallel OUT (SIPO) Una stringa binaria ad n bit viene memorizzata dopo n cicli di clo

40 = Ck t

41 Registri 41 Parallel IN Serial OUT (PISO) Cr Pr Cr Pr Cr Pr Cr Pr Preset e Clear attivi alti

42 Registri 42 Parallel IN Serial OUT (PISO) Realizzare il registro utilizzando dei mux

43 43 Registri Serial IN Serial OUT (SISO)

44 44 Contatore asincrono 1 cr T MS T MS T MS cr cr cr La parola di uscita indica il numero di cicli di clo trascorsi dal tempo 0

45 Timing 45 cr Ritardo -[n:0] = (n+1) tp FF t

46 Contatore asincrono isegnare un contatore asincrono che faccia uso dei flip flop di tipo T edge triggered. Tracciarne il diagramma di timing.

47 47 Il contatore precedente è modulo 8: l uscita assume tutte e 8 le configurazioni da 0 (000) a 7 (111) L uscita di un contatore modulo N assume solo le N configurazioni da 0 a N-1 1 T MS T MS T MS cr 0 cr 1 cr 2 cr 2 1 0

48 Contatore modulo N Tracciare il diagramma di timing del contatore precedentemente analizzato.

49 Contatore sincrono 49 1 cr T MS T MS T MS T MS cr cr 0 commuta seguendo 1 commuta seguendo 0 2 commuta seguendo 0 AN 1 e così via cr cr 3

50 Contatore sincrono 50 Ritardo [n:0] = tp FF + (n-1) tp AN 1 cr T MS T MS T MS T MS cr cr cr cr 3 Ritardo [n:0] = tp FF + tp AN, ma fan-in elevato

51 Contatore sincrono isegnare un contatore sincrono che faccia uso di flip flop di tipo T edge triggered. Tracciarne il diagramma di timing.

52 Contatore sincrono modulo N isegnare lo schema di un contatore sincrono che faccia uso dei flip-flop di tipo T edge triggered e segnale di Reset sincrono. Contatore a 5 bit modulo 25

53 Contatore a decremento Realizzare un contatore a decremento Realizzare un contatore a incremento e decremento

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